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PRELIMINARY

CY7C1380C

CY7C1382C

Document #: 38-05237 Rev. *B Page 2 of 28

Logic Block Diagram CY7C1380C – 512K × 36

Logic Block Diagram CY7C1382C – 1M × 18

CLK

ADV

ADSC

A

[18:0]

GW

BWE

BW

d

BW

c

BW

b

BW

a

CE

1

CE

3

CE

2

OE

ZZ

BURST

COUNTER

ADDRESS

REGISTER

OUTPUT

REGISTERS

INPUT

REGISTERS

512K × 36

MEMORY

ARRAY

CLK

CLK

Q

0

Q

1

Q

D

CE

CE

CLR

SLEEP

CONTROL

36 36

19

17

17

19

(A

[1;0]

)

2

MODE

ADSP

DQ

a,b,c,d

DP

a,b

DQ

d

, DP

d

BYTEWRITE

REGISTERS

DQ

DQ

c

, DP

c

BYTEWRITE

REGISTERS

DQ

DQ

DQ

b

, DP

b

BYTEWRITE

REGISTERS

DQ

a

, DP

a

BYTEWRITE

REGISTERS

DQ

ENABLE CE

REGISTER

DQ

ENABLE DELAY

REGISTER

DQ

CLK

ADV

ADSC

A

[19:0]

GW

BWE

BW

b

BW

a

CE

1

CE

3

CE

2

OE

ZZ

BURST

COUNTER

ADDRESS

REGISTER

OUTPUT

REGISTERS

INPUT

REGISTERS

MEMORY

ARRAY

CLK

CLK

Q

0

Q

1

Q

D

CE

CE

CLR

SLEEP

CONTROL

18 18

18

18

18

20

(A

[1;0]

)

2

MODE

ADSP

DQ

a,b

DP

a,b

DQ

b

, DP

b

BYTEWRITE

REGISTERS

DQ

DQ

a

, DP

a

BYTEWRITE

REGISTERS

DQ

ENABLE CE

REGISTER

DQ

ENABLE DELAY

REGISTER

DQ

CE

1M × 18

1 2 3 4 5 6 7 ... 27 28

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